● 觀瞄顯示界面設計

    觀瞄顯示界面如圖2所示。通過圖文混合技術，可以在顯示界面上很方便地產生電子分劃，形式靈活可變且精度高，可以容易實現不改動光學系統而完成零位校準、對比度亮度調整、動態變形消隱等任務。觀瞄區域是一個圓形，圓形以外至屏幕邊緣則是固定灰度的背景，用于迭加圖文信息。屏幕左上是命令菜單，顯示當前執行的命令，右上是控制參數，具體顯示控制字符。在屏幕左下，是系統的狀態信息，右下則是調試命令，平時不顯示，只在系統進入自身調試狀態時才顯示。

觀瞄顯示界面

● FPGA設計

    系統中，FPGA主要完成對視頻圖像的旋轉算法實現、圖文混合、邏輯控制和部分I/O操作等工作。正是基于這樣的考慮，選用了Altera公司的StratixII系列中的EP2S30F484I4芯片。StratixII FPGA放棄了傳統的查找表(LUT)結構，使用一種創新的自適應邏輯模塊(ALM)作為FPGA的基本結構單元。與第一代Stratix相比，StratixII FPGA的邏輯密度是前者的2倍，速度也快了50%。EP2S30F484I4有13552個自適應邏輯模塊(ALM)，33 880等效邏輯單元(LE)，片上RAM為1369728bit，還有12個鎖相環(PLL)。

    FPGA控制單元是在QuartusII 5.0環境下開發的，消像旋處理是軟件設計的關鍵。數字視頻由紅外熱像儀輸出，格式為差分輸出。包括如下信號：V_CLK(14.5MHz)，V_LE(行有效)、V_FE(場有效)、V_EOF(奇偶場標志)、V_SYN(復合同步)、V_D[7..0](8bit數據)。該數字視頻經過消像旋處理后仍按原格式輸出。圖像分辨率為(768×576)像素/幀。

    由于旋轉后圖像像素點坐標不再是整數，故旋轉后必須對像素點灰度進行插值運算。但是如果采用高階數的插值運算，其運算過程復雜，運算量也大。通過對系統顯示要求和方位解算器精度的綜合估算，本系統進行了8倍硬件插值，在像素的水平方向進行2倍插值，垂直方向上進行4倍插值。為了保證插值和圖像顯示的連續，本系統利用8片IS61LV12048(1024K×8bit的高速SRAM)芯片作場存儲器(奇場和偶場)來交替地存儲經過旋轉處理后的數字圖像數據。用于奇(偶)場操作的四片SRAM的20位地址線和寫(WE)、讀(OE)是一樣的，只有各自的8位數據線和片選則是獨立的。在一行像素全部傳送到以后，和上一行像素的插值工作，還有行內插值就實時的完成了。

    FPGA的基準時鐘為來自DSP輸出的32MHz時鐘，經過片內數字時鐘網絡(PLL)，可以得到系統所需要的多種時鐘。

    圖文混合主要是控制觀瞄系統顯示屏的顯示內容與相應的位置。利用EP2S30F484的內部RAM配置了許多獨立的小RAM塊，DSP根據不同的控制命令向這些RAM塊寫入不同的顯示內容。FPGA再根據顯示位置的分布，以記數的方式在屏幕上控制顯示內容輸出，達到圖文混合。

    由于StratixII FPGA使用SRAM來存儲配置數據，而SRAM存儲器在掉電后數據會丟失，因此每次StratixII FPAG上電時，必須下載一次配置數據。選擇正確、合適的配置方案是利用FPGA進行設計的一個重要環節。Altera公司的FPGA共有多種配置方案，其中FPP、AS、PS、PPA和JTAG 配置方案適用于Stratix II系列FPGA。本設計采用了一種Advanced configuration Combine的配置方案。因為在系統研發階段，考慮到要頻繁地向FPGA寫入設計文件，和EP2S30F484直接相連的標準JTAG必不可少，ByteMasterMV下載線一端接PC的并口，另一端與板上引出的JTAG底座連接。存儲配置數據并完成自動配置的是EPCS16，它是Altera專為StratixII設計的增強型配置器件。當設計完成后，利用ByteMasterMV下載線直接將QuartusII輸出的配置信息直接寫入增強型配置器件中，以后在獨立工作狀態下，系統一上電啟動，就開始了AS(FAST)方式的自動配置。

    使用JTAG配置電路時，主要用到4個必需的管腳：TDI、TDO、TMS和TCK及一個可選的管腳TRST。在電路板上，要根據JTAG 標準的要求，引出2×5的JTAG底座。要注意的是，TMS和TDI管腳必須接1kΩ的上拉電阻。

    QuartusII 5.0中一個非常實用的工具是軟邏輯分析儀，它通過標準JTAG的方式就提供給用戶可視化的在線分析能力。只要把ByteMasterMV電纜連接在EP2S30F484的JTAG頭上，添加邏輯分析文件，在里面定義好要觀察的信號，觸發信號、方式，時鐘，采樣深度等參數，編譯完成后從JTAG下載到FPGA內部，就可以運行，并實時的獲得圖形化的分析結果。